AMD Ryzen 7 1800X

Home45_as_it_were:

Да, как бы не актуально.

Я больше про то, что пока у 2700х 3600 цл18 потолок мечтаний =/

klon_future:

its2easy:

2

С темы райзен+, с оверов
https://forums.overclockers.ru/viewtopic.php?f=2&t=590695&start=660

Куратор ветки и гуру по разгону райзенов, поэтому не удивительно его мнение.... что касается обычного юзера, то пусть смотрит по задачам и размеру шекеля...
взять рефрешь, допилинную материнку, а потом поменять на zen2+, почему бы и нет?

Так можно и каждый год менять, почему нет, просто оды потанцевала уже становятся менее актуальны.
Пс смотрел тесты материнок, фактической разницы между 370 и 470 нет. Единственное, в некоторых случаях память на 470 гонится на 150мгц выше.

Manbearboar:

Плюс к этому на цены на Х версии снижены

https://3dnews.ru/968696 На первые модели "акция"

Home45_as_it_were:

Ядер становится больше, как L3 может успеть обработать запросы если ей через 8(80ns/10ns) циклов стучится DDR. И это толка сейчас, а что будет при DDR5?

DDR к L3 не стучится. Процессор стучится через l1-l2-l3 к ддр и задержки суммируются. В этот момент пропускная способность отходит на второй план, т.к процессор просто пропускает такты в ожидании данных.
При ddr5 будет увеличение производительности при смешанной нагрузке, когда процессору приходится использовать разный набор инструкций. Собственно будет уменьшаться разрыв между "красивыми цифрами" в бэнчмарках и производительностью в реальных задачах. Можно убедится на примере CR15, где разгон памяти дает неощутимую прибавку.
По поводу увеличения ядер, тут все просто, линейное увеличение L3, простой пример зеоны.

DantisTT:

Home45_as_it_were:

Ядер становится больше, как L3 может успеть обработать запросы если ей через 8(80ns/10ns) циклов стучится DDR. И это толка сейчас, а что будет при DDR5?

DDR к L3 не стучится. Процессор стучится через l1-l2-l3 к ддр и задержки суммируются. В этот момент пропускная способность отходит на второй план, т.к процессор просто пропускает такты в ожидании данных.

Отклоняемся от цели разговора, ведь говорили о DDR и L3. И уж точно не о том, что ограничивает ядро. Все ядра так или иначе связны между собой через L3.

DantisTT:

При ddr5 будет увеличение производительности при смешанной нагрузке, когда процессору приходится использовать разный набор инструкций. Собственно будет уменьшаться разрыв между "красивыми цифрами" в бэнчмарках и производительностью в реальных задачах. Можно убедится на примере CR15, где разгон памяти дает неощутимую прибавку.
По поводу увеличения ядер, тут все просто, линейное увеличение L3, простой пример зеоны.

Не кто не мешает снизить задержки DDR близкие к L3, а канал памяти дать каждому ядру(L1+L2) при этом память дублировать (станин доступна одновременно всем) для каждого канала и синхронизировать. Да это забирает много памяти, но повысит производительность. Может сейчас это радикально и для DDR5.

И при L3 некто не может обратится в ту область памяти L3(для Intel это 2.5 Mб на ядро) если она занята запросам от другого ядра или идет прием данных из DDR. L3 общее хранилище в отличии от L1,L2, Даже кольцевая шина или ячеистая сетевая структура будут незаняты это не ускорит получения данных. Но это частный случай при пересекаемости данных для разных процессов.

По поводу ускорения DDR5 я так и не понял. Рендер для процессора это поток последовательных данных для вычисление. Как DDR5 станет быстрей для рандомных данных? ( пример игры)

DantisTT:

Home45_as_it_were:

Не кто не мешает снизить задержки DDR близкие к L3, а канал памяти дать каждому ядру(L1+L2)

настолько оптимистично, что я назову это наивностью

Non-Uniform Memory Access

DantisTT:

Home45_as_it_were:

И при L3 некто не может обратится в ту область памяти L3(для Intel это 2.5 Mб на ядро) если она занята запросам от другого ядра или идет прием данных из DDR.

ну так это же хорошо

Чего хорошего в ожидании и задержках?

Manbearboar:

Адекватный человек сразу бы глянул

Адекватный человек сразу бы глянул на кавычки и все бы понял, но а тебе надо разжевывать, как пятилетнему или трололо смайлики ставить Ну хоть открыл почитал и догадался сам со временем, значит еще не все потеряно.

Manbearboar:

Ваши ссылки можно даже не открывая отправлять в спам.

Это как раз про твое творчество в виде интегрального результата непонятно чего и картинок хуанга. Но ты вбрасывай, не стесняйся.

DantisTT:

Home45_as_it_were:

Чего хорошего в ожидании и задержках?

Вы же сами мне кидаете ссылку, где написано " ccNUMA-платформы теряют в производительности, когда несколько процессоров подряд пытаются получить доступ к одному блоку памяти" Поэтому идет разделение кэша по ядрам, на каждое ядро лимитированный объем.
Меньше конфликтов, меньше промахов по кэшу

При " ccNUMA-платформы теряют в производительности, когда несколько процессоров подряд пытаются получить доступ к одному блоку памяти" чему равен этот блок не сказоно , тогда как у Intel замораживается 2,5 Мб. Так же замечу Когерентность памяти В многопроцессорных (многоядерных) системах не все так однозначно.

DantisTT:

Вторая ситуация когда процесс не вмещается в кэш одного ядра и делится на несколько(когерентность). И она противоречит вашему предыдущему посту ***И при L3 некто не может обратится в ту область памяти L3(для Intel это 2.5 Mб на ядро) если она занята запросам от другого ядра или идет прием данных из DDR.***

Тут ремарка, процесс может поместится в кеш узел 2.5мб. Так как процессы в кеш помещены как строки или way. Для 6900 Intel 20-way при L3=20Мб или way=1мб, для razen L3=8мб 16-way где way=0.5мб. Узел кеш 2.5мб имеет контролер для связи c кольцевой шиной, так вот он и не даст доступ к другим участкам процессов(way).

DantisTT:

Вот вам простая математика латентность L2 ~10 тактов(256kb) L3 ~40-50 тактов. Латентность DDR4 200-300 тактов. При рабочем L3 имеем задержки от 40 до 300тактов, выключаем L3 увеличиваем задержки при любом запросе от 250 тактов, т.к L2 256Kb и хрен там что поместится...
Для вашей задумки нужно увеличить L2 раз так в 10...

Так чем, то что я говорил ранние, отличается от ваших слов. Разница та же 300/50=6 циклов. Пока 6 циклов это много, но если разрыв сократится. То при NUMA DDR ядро или L2 будет ждать не от 1 до "n" из очереди(от количество запросов) циклов как с L3, а стабильное число, допустим 2 цикла.

Manbearboar:

DantisTT:

Для вашей задумки нужно увеличить L2 раз так в 10...

Не ну а чё.
Бэк ту зе юсср, точнее в начало 2000х к йоркфилдам, хорошие ж процессоры были, мощные.

Однако время не щадит память того, что должно быть в действительности нормой. Костыли в виде Кеша стало нормой?

Home45_as_it_were:

Так как процессы в кеш помещены как строки или way

Home45_as_it_were:

Так чем, то что я говорил ранние, отличается от ваших слов. Разница та же 300/50=6 циклов.

цифры у вас правильные, а вывод делаете неправильный.
разница у вас 6 циклов чего? кэша L3 к ddr4. Т.е. для того чтобы оперативная память заменила L3, нужно уменьшить ее латентность в 6 раз. Ваше заблуждение, что ddr5 будет настолько быстрой, что заменит L3 кэш.

латентность памяти

Пропускная способность растет, но смотрите на латентность. Увеличение частоты в 2 раза, дает около 50% снижения. Вам нужно в 6 раз.Вот и посчитайте на какой частоте DDR будет близка к кэшу.

klon_future:

оффтоп

народ, помогите! у кого-нибудь открывается http://forum.cgpersia.com/ ? ответьт можно в личку

По приглашению .